TTL电平和CMOS电平总结,ttl电平与rs232电平

('TTL电平和CMOS电平总结《转》TTL电平：输出高电平〉2.4V输出低电平〈0.4V在室温下，一般输出高电平是3.5V输出低电平是0.2V。最小输入高电平和低电平输入高电平〉=2.0V输入低电平《=0.8V它的噪声容限是0.4V.CMOS电平：1逻辑电平电压接近于电源电压，0逻辑电平接近于0V。而且具有很宽的噪声容限。电平转换电路：因为TTL和COMS的高低电平的值不一样（ttl5v《＝＝》cmos3。3v），所以互相连接时需要电平的转换：就是用两个电阻对电平分压，没有什么高深的东西。哈哈哈OC门，即集电极开路门电路，它必须外界上拉电阻和电源才能将开关电平作为高低电平用。否则它一般只作为开关大电压和大电流负载，所以又叫做驱动门电路。TTL和COMS电路比较：1、TTL电路是电流控制器件，而coms电路是电压控制器件。2、TTL电路的速度快，传输延迟时间短(5-10ns)，但是功耗大。COMS电路的速度慢，传输延迟时间长(25--50ns),但功耗低。COMS电路本身的功耗与输入信号的脉冲频率有关，频率越高，芯片集越热，这是正常现象。3、COMS电路的锁定效应：COMS电路由于输入太大的电流，内部的电流急剧增大，除非切断电源，电流一直在增大。这种效应就是锁定效应。当产生锁定效应时，COMS的内部电流能达到40mA以上，很容易烧毁芯片。防御措施：(1)、在输入端和输出端加钳位电路，使输入和输出不超过不超过规定电压。(2)、芯片的电源输入端加去耦电路，防止VDD端出现瞬间的高压。(3)、在VDD和外电源之间加线流电阻，即使有大的电流也不让它进去。(4)、当系统由几个电源分别供电时，开关要按下列顺序：开启时，先开启COMS电路得电源，再开启输入信号和负载的电源；关闭时，先关闭输入信号和负载的电源，再关闭COMS电路的电源。4、COMS电路的使用注意事项(1)、COMS电路时电压控制器件，它的输入总抗很大，对干扰信号的捕捉能力很强。所以，不用的管脚不要悬空，要接上拉电阻或者下拉电阻，给它一个恒定的电平。(2)、输入端接低内组的信号源时，要在输入端和信号源之间要串联限流电阻，使输入的电流限制在1mA之内。(3)、当接长信号传输线时，在COMS电路端接匹配电阻。(4)、当输入端接大电容时，应该在输入端和电容间接保护电阻。电阻值为R=V0/1mA.V0是外界电容上的电压。(5)、COMS的输入电流超过1mA，就有可能烧坏COMS。5、TTL门电路中输入端负载特性（输入端带电阻特殊情况的处理）：1、悬空时相当于输入端接高电平。因为这时可以看作是输入端接一个无穷大的电阻。2、在门电路输入端串联10K电阻后再输入低电平，输入端出呈现的是高电平而不是低电平。因为由TTL门电路的输入端负载特性可知，只有在输入端接的串联电阻小于910欧时，它输入来的低电平信号才能被门电路识别出来，串联电阻再大的话输入端就一直呈现高电平。这个一定要注意。COMS门电路就不用考虑这些了。6、TTL电路有集电极开路OC门，MOS管也有和集电极对应的漏极开路的OD门，它的输出就叫做开漏输出。OC门在截止时有漏电流输出，那就是漏电流，为什么有漏电流呢？那是因为当三机管截止的时候，它的基极电流约等于0，但是并不是真正的为0，经过三极管的集电极的电流也就不是真正的0，而是约0。而这个就是漏电流。开漏输出：OC门的输出就是开漏输出；OD门的输出也是开漏输出。它可以吸收很大的电流，但是不能向外输出的电流。所以，为了能输入和输出电流，它使用的时候要跟电源和上拉电阻一齐用。OD门一般作为输出缓冲/驱动器、电平转换器以及满足吸收大负载电流的需要。7、什么叫做图腾柱，它与开漏电路有什么区别？TTL集成电路中，输出有接上拉三极管的输出叫做图腾柱输出，没有的叫做OC门。因为TTL就是一个三级关，图腾柱也就是两个三级管推挽相连。所以推挽就是图腾。一般图腾式输出，高电平400UA，低电平8MATTL电平（L电平：小于等于0.8V；H电平：大于等于2V）COMS电平（L电平：小于等于0.3Vcc；H电平：大于等于0.7Vcc）CMOS器件不用的输入端必须连到高电平或低电平,这是因为CMOS是高输入阻抗器件,理想状态是没有输入电流的.如果不用的输入引脚悬空,很容易感应到干扰信号,影响芯片的逻辑运行,甚至静电积累永久性的击穿这个输入端,造成芯片失效.另外,只有4000系列的CMOS器件可以工作在15伏电源下,74HC,74HCT等都只能工作在5伏电源下,现在已经有工作在3伏和2.5伏电源下的CMOS逻辑电路芯片了.CMOS电平和TTL电平:CMOS电平电压范围在3～15V，比如4000系列当5V供电时，输出在4.6以上为高电平，输出在0.05V以下为低电平。输入在3.5V以上为高电平，输入在1.5V以下为低电平。而对于TTL芯片，供电范围在0～5V，常见都是5V，如74系列5V供电，输出在2.7V以上为高电平，输出在0.5V以下为低电平，输入在2V以上为高电平，在0.8V以下为低电平。因此，CMOS电路与TTL电路就有一个电平转换的问题，使两者电平域值能匹配。有关逻辑电平的一些概念：要了解逻辑电平的内容，首先要知道以下几个概念的含义：1：输入高电平（Vih）：保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于Vih时，则认为输入电平为高电平。2：输入低电平（Vil）：保证逻辑门的输入为低电平时所允许的最大输入低电平，当输入电平低于Vil时，则认为输入电平为低电平。3：输出高电平（Voh）：保证逻辑门的输出为高电平时的输出电平的最小值，逻辑门的输出为高电平时的电平值都必须大于此Voh。4：输出低电平（Vol）：保证逻辑门的输出为低电平时的输出电平的最大值，逻辑门的输出为低电平时的电平值都必须小于此Vol。5：阀值电平(Vt)：数字电路芯片都存在一个阈值电平，就是电路刚刚勉强能翻转动作时的电平。它是一个界于Vil、Vih之间的电压值，对于CMOS电路的阈值电平，基本上是二分之一的电源电压值，但要保证稳定的输出，则必须要求输入高电平>Vih，输入低电平Vih>Vt>Vil>Vol。6：Ioh：逻辑门输出为高电平时的负载电流（为拉电流）。7：Iol：逻辑门输出为低电平时的负载电流（为灌电流）。8：Iih：逻辑门输入为高电平时的电流（为灌电流）。9：Iil：逻辑门输入为低电平时的电流（为拉电流）。门电路输出极在集成单元内不接负载电阻而直接引出作为输出端，这种形式的门称为开路门。开路的TTL、CMOS、ECL门分别称为集电极开路（OC）、漏极开路（OD）、发射极开路（OE），使用时应审查是否接上拉电阻（OC、OD门）或下拉电阻（OE门），以及电阻阻值是否合适。对于集电极开路（OC）门，其上拉电阻阻值RL应满足下面条件：（1）：RL<（VCC－Voh）/（nIoh＋mIih）（2）：RL>（VCC－Vol）/（Iol＋mIil）其中n：线与的开路门数；m：被驱动的输入端数。：常用的逻辑电平·逻辑电平：有TTL、CMOS、LVTTL、ECL、PECL、GTL；RS232、RS422、LVDS等。·其中TTL和CMOS的逻辑电平按典型电压可分为四类：5V系列（5VTTL和5VCMOS）、3.3V系列，2.5V系列和1.8V系列。·5VTTL和5VCMOS逻辑电平是通用的逻辑电平。·3.3V及以下的逻辑电平被称为低电压逻辑电平，常用的为LVTTL电平。·低电压的逻辑电平还有2.5V和1.8V两种。·ECL/PECL和LVDS是差分输入输出。·RS-422/485和RS-232是串口的接口标准，RS-422/485是差分输入输出，RS-232是单端输入输出。ECL电路是射极耦合逻辑（EmitterCoupleLogic）集成电路的简称与TTL电路不同，ECL电路的最大特点是其基本门电路工作在非饱和状态所以，ECL电路的最大优点是具有相当高的速度这种电路的平均延迟时间可达几个毫微秒甚至亚毫微秒数量级,这使得ECL集成电路在高速和超高速数字系统中充当无以匹敌的角色。ECL电路的逻辑摆幅较小（仅约0.8V，而TTL的逻辑摆幅约为2.0V），当电路从一种状态过渡到另一种状态时，对寄生电容的充放电时间将减少，这也是ECL电路具有高开关速度的重要原因。但逻辑摆幅小，对抗干扰能力不利。由于单元门的开关管对是轮流导通的，对整个电路来讲没有“截止”状态，所以单元电路的功耗较大。从电路的逻辑功能来看，ECL集成电路具有互补的输出，这意味着同时可以获得两种逻辑电平输出，这将大大简化逻辑系统的设计。ECL集成电路的开关管对的发射极具有很大的反馈电阻，又是射极跟随器输出，故这种电路具有很高的输入阻抗和低的输出阻抗。射极跟随器输出同时还具有对逻辑信号的缓冲作用。在通用的电子器件设备中，TTL和CMOS电路的应用非常广泛。但是面对现在系统日益复杂，传输的数据量越来越大，实时性要求越来越高，传输距离越来越长的发展趋势，掌握高速数据传输的逻辑电平知识和设计能力就显得更加迫切了。1几种常用高速逻辑电平1.1LVDS电平LVDS（LowVoltageDifferentialSignal）即低电压差分信号，LVDS接口又称RS644总线接口，是20世纪90年代才出现的一种数据传输和接口技术。LVDS的典型工作原理如图1所示。最基本的LVDS器件就是LVDS驱动器和接收器。LVDS的驱动器由驱动差分线对的电流源组成，电流通常为3.5mA。LVDS接收器具有很高的输入阻抗，因此驱动器输出的大部分电流都流过100Ω的匹配电阻，并在接收器的输入端产生大约350mV的电压。当驱动器翻转时，它改变流经电阻的电流方向，因此产生有效的逻辑“1”和逻辑“0”状态。LVDS技术在两个标准中被定义：ANSI/TIA/EIA644(1995年11月通过)和IEEEP1596.3(1996年3月通过)。这两个标准中都着重定义了LVDS的电特性，包括：①低摆幅（约为350mV）。低电流驱动模式意味着可实现高速传输。ANSI/TIA/EIA644建议了655Mb/s的最大速率和1.923Gb/s的无失真通道上的理论极限速率。②低压摆幅。恒流源电流驱动，把输出电流限制到约为3.5mA左右，使跳变期间的尖峰干扰最小，因而产生的功耗非常小。这允许集成电路密度的进一步提高，即提高了PCB板的效能，减少了成本。③具有相对较慢的边缘速率（dV/dt约为0.300V/0.3ns,即为1V/ns）,同时采用差分传输形式，使其信号噪声和EMI都大为减少，同时也具有较强的抗干扰能力。所以，LVDS具有高速、超低功耗、低噪声和低成本的优良特性。LVDS的应用模式可以有四种形式：①单向点对点（pointtopoint\ue011\ue011），这是典型的应用模式。②双向点对点（pointtopoint\ue011\ue011），能通过一对双绞线实现双向的半双工通信。可以由标准的LVDS的驱动器和接收器构成；但更好的办法是采用总线LVDS驱动器，即BLVDS,这是为总线两端都接负载而设计的。③多分支形式(multidrop)，即一个驱动器连接多个接收器。当有相同的数据要传给多个负载时，可以采用这种应用形式。④多点结构（multipoint）。此时多点总线支持多个驱动器，也可以采用BLVDS驱动器。它可以提供双向的半双工通信，但是在任一时刻，只能有一个驱动器工作。因而发送的优先权和总线的仲裁协议都需要依据不同的应用场合，选用不同的软件协议和硬件方案。为了支持LVDS的多点应用，即多分支结构和多点结构，2001年新推出的多点低压差分信号（MLVDS）国际标准ANSI/TIA/EIA8992001，规定了用于多分支结构和多点结构的MLVDS器件的标准，目前已有一些MLVDS器件面世。LVDS技术的应用领域也日渐普遍。在高速系统内部、系统背板互连和电缆传输应用中，驱动器、接收器、收发器、并串转换器/串并转换器以及其他LVDS器件的应用正日益广泛。接口芯片供应商正推进LVDS作为下一代基础设施的基本构造模块，以支持手机基站、中心局交换设备以及网络主机和计算机、工作站之间的互连。1.2ECL电平ECL(EmitterCoupledLogic)即射极耦合逻辑，是带有射随输出结构的典型输入输出接口电路，如图2所示。ECL电路的最大特点是其基本门电路工作在非饱和状态，因此ECL又称为非饱和性逻辑。也正因为如此，ECL电路的最大优点是具有相当高的速度。这种电路的平均延迟时间可达几个ns数量级甚至更少。传统的ECL以VCC为零电压，VEE为-5.2V电源，VOH=VCC-0.9V=-0.9V，VOL=VCC-1.7V=-1.7V，所以ECL电路的逻辑摆幅较小（仅约0.8V）。当电路从一种状态过渡到另一种状态时，对寄生电容的充放电时间将减少，这也是ECL电路具有高开关速度的重要原因。另外，ECL电路是由一个差分对管和一对射随器组成的，所以输入阻抗大，输出阻抗小，驱动能力强，信号检测能力高，差分输出，抗共模干扰能力强；但是由于单元门的开关管对是轮流导通的，对整个电路来讲没有“截止”状态，所以电路的功耗较大。如果省掉ECL电路中的负电源，采用正电源的系统(+5V)，可将VCC接到正电源而VEE接到零点。这样的电平通常被称为PECL（PositiveEmitterCoupledLogic）。如果采用+3.3V供电，则称为LVPECL。当然，此时高低电平的定义也是不同的。它的电路如图3、4所示。其中，输出射随器工作在正电源范围内，其电流始终存在。这样有利于提高开关速度，而且标准的输出负载是接50Ω至VCC-2V的电平上。在使用PECL电路时要注意加电源去耦电路，以免受噪声的干扰。输出采用交流耦合还是直流耦合，对负载网络的形式将会提出不同的需求。直流耦合的接口电路有两种工作模式：其一，对应于近距离传送的情况，采用发送端加到地偏置电阻，接收端加端接电阻模式；其二，对应于较远距离传送的情况，采用接收端通过电阻对提供截止电平VTT和50Ω的匹配负载的模式。以上都有标准的工作模式可供参考，不必赘述。对于交流耦合的接口电路，也有一种标准工作模式，即发送端加到地偏置电阻，耦合电容靠近发送端放置，接收端通过电阻对提供共模电平VBB和50Ω的匹配负载的模式。(P)ECL是高速领域内一种十分重要的逻辑电路，它的优良特性使它广泛应用于高速计算机、高速计数器、数字通信系统、雷达、测量仪器和频率合成器等方面。1.3CML电平CML电平是所有高速数据接口中最简单的一种。其输入和输出是匹配好的，减少了外围器件，适合于更高频段工作。它的输出结构如图5所示。CML接口典型的输出电路是一个差分对形式。该差分对的集电极电阻为50Ω，输出信号的高低电平切换是靠共发射极差分对的开关控制的。差分对的发射极到地的恒流源典型值为16mA。假定CML的输出负载为一个50Ω上拉电阻，则单端CML输出信号的摆幅为VCC~VCC-0.4V。在这种情况下，差分输出信号摆幅为800mV。信号摆幅较小，所以功耗很低，CML接口电平功耗低于ECL的1/2，而且它的差分信号接口和ECL、LVDS电平具有类似的特点。CML到CML之间的连接分两种情况：当收发两端的器件使用相同的电源时，CML到CML可以采用直流耦合方式，不用加任何器件；当收发两端器件采用不同电源时，一般要考虑交流耦合，中间加耦合电容（注意这时选用的耦合电容要足够大，以避免在较长连0或连1情况出现时，接收端差分电压变小）。但它也有些不足，即由于自身驱动能力有限，CML更适于芯片间较短距离的连接，而且CML接口实现方式不同用户间差异较大，所以现有器件提供CML接口的数目还不是非常多。2各种逻辑电平之间的比较和互连转化2.1各种逻辑电平之间的比较这几种高速逻辑电平在目前都有应用，但它们在总线结构、功率消耗、传输速率、耦合方式等方面都各有特点。为了便于应用比较，现归纳以上三类电平各方面的特点，如表1所列。2.2各种逻辑电平之间的互连这三类电平在互连时，首先要考虑的就是它们的电平大小和电平摆幅各不一样，必须使输出电平经过中间的电阻转换网络后落在输入电平的有效范围内。各种电平的摆幅比较如图6所示。其次，电阻网络要考虑到匹配问题。例如我们知道，当负载是50Ω接到VCC-2V时，LVPECL的输出性能是最优的，因此考虑的电阻网络应该与最优负载等效；LVDS的输入差分阻抗为100Ω，或者每个单端到虚拟地为50Ω，该阻抗不提供直流通路，这里意味着LVDS输入交流阻抗与直流阻抗不等，电阻值的选取还必须根据直流或交流耦合的不同情况作不同的选取。另外，电阻网络还必须与传输线匹配。另一个问题是电阻网络需要在功耗和速度方面折中考虑：既允许电路在较高的速度下工作，又尽量不出现功耗过大。下面以图7所示的LVPECL到LVDS的直流耦合连接为例，来说明以上所讨论的原则。传输线阻抗匹配原则：Z≈R1//(R2+R3)根据LVPCEL输出最优性能：降低LVPECL摆幅以适应LVDS的输入范围：Gain=R3/(R2+R3)根据实际情况，选择满足以上约束条件的电阻值，例如当传输线特征阻抗为50Ω时，可取R1=120Ω，R2=58Ω，R3=20Ω即能完成互连。由于LVDS通常用作并联数据的传输，数据速率为155Mbps、622Mbps或1.25Gbps；而CML常用来做串行数据的传输，数据速率为2.5Gbps或10Gbps。一般情况下，在传输系统中没有CML和LVDS的互连问题。结语本文粗浅地讨论了几种目前应用较多的高速电平技术。复杂高速的通信系统背板，大屏幕平板显示系统，海量数据的实时传输等等都需要采用新高速电平技术。随着社会的发展，新高速电平技术必将得到越来越广泛的应用5VTTL和5VCMOS逻辑电平是通用的逻辑电平。·3.3V及以下的逻辑电平被称为低电压逻辑电平，常用的为LVTTL电平。·低电压的逻辑电平还有2.5V和1.8V两种。·ECL/PECL和LVDS是差分输入输出。·RS-422/485和RS-232是串口的接口标准，RS-422/485是差分输入常用电平标准现在常用的电平标准有TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、RS485等，还有一些速度比较高的LVDS、GTL、PGTL、CML、HSTL、SSTL等。下面简单介绍一下各自的供电电源、电平标准以及使用注意事项。TTL：Transistor-TransistorLogic三极管结构。Vcc：5V；VOH>=2.4V；VOL<=0.5V；VIH>=2V；VIL<=0.8V。因为2.4V与5V之间还有很大空闲，对改善噪声容限并没什么好处，又会白白增大系统功耗，还会影响速度。所以后来就把一部分“砍”掉了。也就是后面的LVTTL。LVTTL又分3.3V、2.5V以及更低电压的LVTTL(LowVoltageTTL)。3.3VLVTTL：Vcc：3.3V；VOH>=2.4V；VOL<=0.4V；VIH>=2V；VIL<=0.8V。2.5VLVTTL：Vcc：2.5V；VOH>=2.0V；VOL<=0.2V；VIH>=1.7V；VIL<=0.7V。更低的LVTTL不常用。多用在处理器等高速芯片，使用时查看芯片手册就OK了。TTL使用注意：TTL电平一般过冲都会比较严重，可能在始端串22欧或33欧电阻；TTL电平输入脚悬空时是内部认为是高电平。要下拉的话应用1k以下电阻下拉。TTL输出不能驱动CMOS输入。CMOS：ComplementaryMetalOxideSemiconductorPMOS+NMOS。Vcc：5V；VOH>=4.45V；VOL<=0.5V；VIH>=3.5V；VIL<=1.5V。相对TTL有了更大的噪声容限，输入阻抗远大于TTL输入阻抗。对应3.3VLVTTL，出现了LVCMOS，可以与3.3V的LVTTL直接相互驱动。3.3VLVCMOS：Vcc：3.3V；VOH>=3.2V；VOL<=0.1V；VIH>=2.0V；VIL<=0.7V。2.5VLVCMOS：Vcc：2.5V；VOH>=2V；VOL<=0.1V；VIH>=1.7V；VIL<=0.7V。CMOS使用注意：CMOS结构内部寄生有可控硅结构，当输入或输入管脚高于VCC一定值(比如一些芯片是0.7V)时，电流足够大的话，可能引起闩锁效应，导致芯片的烧毁。ECL：EmitterCoupledLogic发射极耦合逻辑电路(差分结构)Vcc=0V；Vee：-5.2V；VOH=-0.88V；VOL=-1.72V；VIH=-1.24V；VIL=-1.36V。速度快，驱动能力强，噪声小，很容易达到几百M的应用。但是功耗大，需要负电源。为简化电源，出现了PECL(ECL结构，改用正电压供电)和LVPECL。PECL：Pseudo/PositiveECLVcc=5V；VOH=4.12V；VOL=3.28V；VIH=3.78V；VIL=3.64VLVPELC：LowVoltagePECLVcc=3.3V；VOH=2.42V；VOL=1.58V；VIH=2.06V；VIL=1.94VECL、PECL、LVPECL使用注意：不同电平不能直接驱动。中间可用交流耦合、电阻网络或专用芯片进行转换。以上三种均为射随输出结构，必须有电阻拉到一个直流偏置电压。(如多用于时钟的LVPECL：直流匹配时用130欧上拉，同时用82欧下拉；交流匹配时用82欧上拉，同时用130欧下拉。但两种方式工作后直流电平都在1.95V左右。)前面的电平标准摆幅都比较大，为降低电磁辐射，同时提高开关速度又推出LVDS电平标准。LVDS：LowVoltageDifferentialSignaling差分对输入输出，内部有一个恒流源3.5-4mA，在差分线上改变方向来表示0和1。通过外部的100欧匹配电阻(并在差分线上靠近接收端)转换为±350mV的差分电平。LVDS使用注意：可以达到600M以上，PCB要求较高，差分线要求严格等长，差最好不超过10mil(0.25mm)。100欧电阻离接收端距离不能超过500mil，最好控制在300mil以内。其他的一些：CML：是内部做好匹配的一种电路，不需再进行匹配。三极管结构，也是差分线，速度能达到3G以上。只能点对点传输。GTL：类似CMOS的一种结构，输入为比较器结构，比较器一端接参考电平，另一端接输入信号。1.2V电源供电。Vcc=1.2V；VOH>=1.1V；VOL<=0.4V；VIH>=0.85V；VIL<=0.75VPGTL/GTL+：Vcc=1.5V；VOH>=1.4V；VOL<=0.46V；VIH>=1.2V；VIL<=0.8VHSTL是主要用于QDR存储器的一种电平标准：一般有V¬CCIO=1.8V和V¬¬CCIO=1.5V。和上面的GTL相似，输入为输入为比较器结构，比较器一端接参考电平(VCCIO/2)，另一端接输入信号。对参考电平要求比较高(1%精度)。SSTL主要用于DDR存储器。和HSTL基本相同。V¬¬CCIO=2.5V，输入为输入为比较器结构，比较器一端接参考电平1.25V，另一端接输入信号。对参考电平要求比较高(1%精度)。HSTL和SSTL大多用在300M以下。RS232采用±12-15V供电，我们电脑后面的串口即为RS232标准。+12V表示0，-12V表示1。可以用MAX3232等专用芯片转换，也可以用两个三极管加一些外围电路进行反相和电压匹配。RS485是一种差分结构，相对RS232有更高的抗干扰能力。传输距离可以达到上千米。差分信号LVDS1差分信号差分信号用一个数值来表示两个物理量之间的差异。从严格意义上讲，所有电压信号都是差分的，因为一个电压只能相对于另一个电压而言。在某些系统里，系统‘地’被用作电压基准点。当‘地’作为电压测量基准时，这种信号规划被称为单端的。使用该术语是因信号采用单个导体上的电压来表示的；另一方面，一个差分信号作用在两个导体上。信号值是两个导体间的电压差。尽管不是非常必要，这两个电压的平均值还是会经常保持一致。差分信号具有如下优点：（1）因为可以控制“基准”电压，所以很容易识别小信号。从差分信号恢复的信号值在很大程度上与‘地’的精确值无关，而在某一范围内。（2）它对外部电磁干扰（EMI）是高度免疫的。一个干扰源几乎相同程度地影响差分信号对的每一端。既然电压差异决定信号值，这样将忽视在两个导体上出现的任何同样干扰。（3）在一个单电源系统，能够从容精确地处理‘双极’信号。为了处理单端、单电源系统的双极信号，必须在地与电源干线之间任意电压处（通常是中点）建立一个虚地。用高于虚地的电压表示正极信号，低于虚地的电压表示负极信号。必须把虚地正确分布到整个系统里。而对于差分信号，不需要这样一个虚地，这就使处理和传播双极信号有一个高逼真度，而无须依赖虚地的稳定性。LVDS、PECL、RS-422等标准都采取差分传输方式。2LVDS总线LVDS(LowVoltageDifferentialSignaling)是一种小振幅差分信号技术。LVDS在两个标准中定义：1996年3月通过的IEEEP1596.3主要面向SCI(ScalableCoherentInterface)，定义了LVDS的电特性，还定义了SCI协议中包交换时的编码；1995年11月通过的ANSI/EIA/EIA-644主要定义了LVDS的电特性，并建议655Mbps的最大速率和1.923Gbps的小失真理论极限速率。在两个标准中都指定了与传输介质无关的特性。只要传输介质在指定的噪声容限和可允许时钟偏斜的范围内发送信号到接收器，接口都能正常工作。可用于服务器、可堆垒集线器、无线基站、ATM交换机及高分辨率显示等，也可用于通信系统的设计。2.1LVDS工作原理图1为LVDS的原理简图，其驱动器由一个恒流源（通常为3.5mA）驱动一对差分信号线组成。在接收端有一个高的直流输入阻抗（几乎不会消耗电流），几乎全部的驱动电流将流经100Ω的接收端电阻在接收器输入端产生约350mV的电压。当驱动状态反转时，流经电阻的电流方向改变，于是在接收端产生有效的“0”或“1”逻辑状态。2.2LVDS技术优势（1）高速度：LVDS技术的恒流源模式低摆幅输出意味着LVDS能高速切换数据。例如，对于点到点的连接，传输速率可达数百Mbps。（2）高抗噪性能：噪声以共模方式在一对差分线上耦合出现，并在接收器中相减从而可消除噪声。这也是差分传输技术的共同特点。（3）低电压摆幅：使用非常低的幅度信号（约350mV）通过一对差分PCB走线或平衡电缆传输数据。LVDS的电压摆幅是PECL的一半，是RS-422的1/10；由于是低摆幅差分信号技术，其驱动和接收不依赖于供电电压，因此，LVDS可应用于低电压系统中，如5V、3.3V甚至2.5V。（4）低功耗：接收器端的100Ω阻抗功率仅仅为1.2mV。RS-422接收器端的100Ω阻抗功率为90mV，是LVDS的75倍！LVDS器件采用CMOS工艺制造，CMOS工艺的静态功耗极小。LVDS驱动器和接收器所需的静态电流大约是PECL/ECL器件的1/10。LVDS驱动器采用恒流源驱动模式，这种设计可以减少1cc中的频率成分。从1cc与频率关系曲线图上可以看到在10MHz～100MHz之间，曲线比较平坦；而TTL/CMOS以及GTL接收器件的动态电流则随着频率地增加呈指数增长，因为功率是电流的二次函数，所以动态功耗将随着频率的提高而大幅度提高（见图2）。（5）低成本：LVDS芯片是标准CMOS工艺实现技术，集成度高；接收端阻抗小，连线简单，节省了电阻电容等外围元件；低能耗；LVDS总线串行传输数据，LVDS芯片内部集成了串化器或解串器，与并行数据互联相比，节省了约50%的电缆、接口及PCB制作成本。此外，由于连接关系大大简化，也节省了空间。（6）低噪声：由于两条信号线周围的电磁场相互抵消，故比单线信号传输电磁辐射小得多。恒流源驱动模式不易产生振铃和切换尖锋信号，进一步降低了噪声。1.TTL电路和CMOS电路的逻辑电平VOH:逻辑电平1的输出电压VOL:逻辑电平0的输出电压VIH:逻辑电平1的输入电压VIH:逻辑电平0的输入电压TTL电路临界值：VOHmin=2.4VVOLmax=0.4VVIHmin=2.0VVILmax=0.8VCMOS电路临界值（电源电压为＋5V）VOHmin=4.99VVOLmax=0.01VVIHmin=3.5VVILmax=1.5V2.TTL和CMOS的逻辑电平转换CMOS电平能驱动TTL电平TTL电平不能驱动CMOS电平，需加上拉电阻。3.常用逻辑芯片特点74LS系列：TTL输入:TTL输出:TTL74HC系列：CMOS输入:CMOS输出:CMOS74HCT系列：CMOS输入:TTL输出:CMOSCD4000系列：CMOS输入:CMOS输出:CMOS',)