AXI总线的低功耗扩展设计

('基于AMBAAXI总线的低功耗扩展设计AXI（AdvancedeXtensibleInterface）总线协议是ARM公司提出的AMBA（AdvancedMicrocontrollerBusArchitecture）3.0协议中最重要的部分。它面向高性能、高带宽、低延迟的片内总线。它的地址/控制和数据相位是分离的，支持不对齐的数据传输，同时在突发传输中，只需要首地址，同时分离的读写数据通道、并支持显著传输访问和乱序访问，并更加容易就行时序收敛。AXI有读地址和控制、读数据、写地址和控制、写数据、写响应5个通道。图１是读通道的结构。图1AXI读通道结构可以看到，控制和数据通道分离，可以带来很多好处。地址和控制信息相对数据的相位独立，可以先发地址，然后再是数据，这样自然而然的支持显著操作，也就是outstanding操作。Master访问slave的时候，可以不等需要的操作完成，就发出下一个操作。这样，可以让slave在控制流的处理上流水起来，达到提速的作用。同时对于master，也许需要对不同的地址和slave就行访问，所以可以对不同的slave连续操作。而这样的操作，由于slave返回数据的先后可能不按照master发出控制的先后进行，导致出现了乱序操作（outoforder）。同时相对AHB接口的单向hready信号，AXI的5个通道由双向的valid和ready信号进行握手。同时在读写操作中，有last信号表明当前传输的是最后一个数据。2AXI的低功耗特性AXI的低功耗接口本身也是数据传输协议的扩展。它针对自身具有低功耗处理的设备和自身不具有低功耗处理的设备都是通用的。AXI低功耗控制接口包括两类信号：设备给出表示当前时钟是否可以被gated的信号。外设使用CACTIVE信号表明它希望时钟，时钟控制模块必须马上给设置时钟。对于系统时钟控制模块，提供可以进入或退出低功耗状态的握手信号。CSYSREQ表明了系统请求设备进入低功耗状态，而设备使用CSYSACK信号来握手低功耗状态请求和退出。图２AXI低功耗握手时序（1）在CSYSREQ和CSYSACK信号为高的时候，也就是T1时刻之前，设备处于正常状态。在T1时刻，系统拉低了CSYSREQ信号，在T2时刻，外设拉低CSYSACK信号。在T3时刻系统拉高CSYSREQ表示系统要求设备从低功耗状态退出。T4时刻设备握手拉高CSYSACK表明已经退出。在握手中，CACTIVE可以作为拒绝或者同意的标志。下图中CATIVE一直拉高，来表示当前不接受这种低功耗的请求，而不是依靠ACK信号。可以看出，ACK信号只是表示状态迁移的完整性，而对于是否进入低功耗状态，需要CACTIVE信号表示。同时该信号也表示了设备在低功耗状态需要退出。在系统层面的操作：有两种方法进行设备的低功耗控制。第一种是系统不断的轮询设备，一旦某个设备可以进入低功耗状态，就把相应的CATIVE拉低，然后把CSYSACK信号拉低。这样做的效率不是很高，系统并不知道哪个设备已经可以提前进入低功耗状态，而是简单的按照时间进行查询，并不能精确的控制。这一种方案主要强调系统与设备的强耦合性。只有系统需要的时候才开始轮询，系统不需要，就不能进入低功耗模式。图３AXI低功耗握手时序（2）图４基于AXI的低功耗控制示意第二种方法是系统被动接受设备发出来的CATIVE，然后开始低功耗处理流程。这样可以提高效率。但是可能系统由于预测到马上需要使用该device，不发起低功耗请求。值得注意的是，两种低功耗管理是可以混合使用的。3基于AXI总线的低功耗扩展由于AXI总线的高带宽，高频率，同时在SOC上标准化IP越来越多，AXI本身提供的低功耗控制手段过于单一。由于AXI本身具有很好的可扩展性，可以对AXI总线进行一定的扩展，达到节省功耗的效果。3.1极性反转的多bit传输对于AXI的总线，可以最高到128bytes的数据位宽。地址位宽有32bits位宽。如果地址从0xA5A5A5A5变化到0x5A5A5A5A，所有的地址线都翻转，带来32根线的变化。AXI总线使用interconnect进行点对点的连接，可以允许附加信号在AXI通道上。我们可以使用一根极性指示线进行冗余信号传递。例如：Master数据从DataT10xA5A5A5A5变成DataT20xA55A5A5A，需要翻转的信号24bits，而有8bits信号不变化。Master可以同时拉高极性指示型号，同时也把数据变为`DataT20x5AA5A5A5，这样，只需要翻转9根数据线。由于数据线走线比较长，负载比较多，所以可以在密集传输过程中减少翻转，减低功耗。图５极性反转bit示例构造如图6所示的实验，使用ESL（电子系统级别）平台搭建ARM内核和AXI总线的，跑Drystone程序，在带极性反转和不带极性反转两种情况下的AXI总线的翻转率比较如下：带极性反转指示的数据传输比不带极性反转的数据传输在10ms内的平均翻转率下降37%(见图７)。图６用于对比的ESL环境图７2种环境下Drystone程序运行的总线翻转率对比可见在相同的数据传输情况下，可以降低30%左右的总线翻转。3.2低功耗profile指示对于设备，CATIVE只能标志设备是否可以进入低功耗状态，但是对于设备，不只有两种干净的状态，所以1bit是不够的。所以可以对CATIVE进行扩展。CATIVE[3：0]电压频率带宽0000V1F1B10001V2F2B2........................1111V15F15B15对于每个设备，我们都默认可以进行DVFS（动态电压频率调整），同时在不同频率下，可以对应不同的总线带宽需求。这样，可以在设计的时候，定义好设备所处的profile，便于低功耗设计。这样系统可以更好地得到设备当前所处的状态，更好地进行功耗控制。构造如下实验，使用ESL（电子系统级别）平台搭建CPU内核（基于反转率的功耗建模）和AXI总线的，使用CPUpipeline的空转周期作为系统状态指示。使用CATIVE[3：0]信号作为指示，运行Drystone程序，系统按照CATIVE[3：0]指示握手进行profile的调节，调节包括电压频率，得到归一化的功耗，与不使用多位CATIVE的ESL平台对比功耗数据如图8所示。图82种环境下Drystone程序运行的CPU功耗对比由于系统对CATIVE的响应对IP的功耗有很大的影响，这里并不讨论系统响应策略。仿真环境中的响应策略是以总时间为基准，每隔1/10的时间，系统对CACTIVE信号进行观察，然后与对应表做比较，如果查找表中指示的电压、频率数值与当前不一样，进行调节。可以看出在归一化的运行时间下，建模得到的动态功耗减少了7%。3.3基于传输和地址的时钟gated对于AXI的时钟，在设备处于低功耗状态的时候，才会gated相关的时钟，而总线的时钟却是常开的。而实际上，只有发生了传输，而且传输是对特定设备有效，该通路的时钟才需要打开。所以基于此，可以对AXI总线的传输进行优化。图9是一次基本的AXI操作。对于设备来说，只需要从T1看到VALID信号，所以我们可以考虑每个通道在访问前T0才使能时钟，而对于通道来说，在地址有效的路径上的使用也是很容易实现的，直接使用地址decoder得到的译码信号即可。在整个操作完成以后，即可重新disable时钟。需要注意的是，由于读写通道是并行的，所以需要记录读写两种传输，只要开始一种，就有时钟，两类传输全部完成，时钟才允许关闭。对于时钟开启，是基于路由的，所以一定要与master与slave的访问路径匹配。图9一次读操作的传输与时钟的时序图10实现基于传输的时钟管理后的时序由于clockgated的方案比较成熟，而且效果也是很明确的，基于IP的逻辑门大小与时钟树策略，可以直接使用EDA工具计算具体IP的动态功耗降低。此方案不再进行仿真验证。4结束语AXI总线是高带宽，高传输速率的总线，在嵌入式芯片中应用广泛。尤其需要考虑功耗的设计。文中列举了一些方法对AXI总线传输进行了一些扩展。这样的扩展可以比较好的节省功耗，同时，文中所列举的方法不会带来过多逻辑的增加和其它复杂开销，也不恶化AXI的传输效率，却可以带来很好的功耗降低。文中所说的方案可以给低功耗设计带来很好的借鉴意义。摘要：随着多核、多级内存及众多外设的SoC设计的复杂化，急需一种性能更好、更加灵活的片上互连总线体系结构。AXI是ARM新推出的新一代AMBA片上总线，AXI的一序列新特点满足了高性能、高带宽、高速度的现代SoC设计的要求。本文介绍了AXI的新特性，并和旧一代总线标准AHB性能做了详细的比较，同时给出了AXI的典型应用。1引言ARM作为业界顶尖的32位RISC嵌入式处理器，占有嵌入式处理器75％以上的市场。它不生产和销售芯片，只是出售芯片技术授权。ARM技术几乎无所不在，ARM嵌入式微处理器是一种高性能、低功耗的RISC芯片，大量应用于电子设备、无线系统、汽车、工业控制等各类产品中。ARM公司提出用于SoC设计中的AMBA总线结构，由于它的高性能，以及ARM微处理器的广泛应用，已经成为了SoC设计中使用相当广泛的总线标准。AXI是AMBA中一个新的高性能协议。AXI技术丰富了现有的AMBA标准内容，满足超高性能和复杂的片上系统（SoC）设计的需求。2AMBA片上总线及应用实例在一个SoC中，有处理器（有时不止一个）、存储器和众多的各种各样的设备，要使它们高速度并且高效率地工作，我们需要一个高性能的片上总线。同时，高性能的片上总线可以使得SoC具有更小的面积、更低的功耗和更高的性能。从而使我们的产品能以更低的成本获得更优异的性能。现有技术上比较成熟的片上总线标准其实数量不少，如OCP、CoreConnect、Wishbone等，由于ARM微处理器在嵌入式领域占据绝对市场优势，其片上总线协议AMBA也成为了事实上的SoC总线标准。AMBA协议的目的是为了要推出片上总线的规范，一开始AMBA1.0只有ASB与APB，为了节省面积，所以这时候的总线协议都是三态总线，由于三态总线要设计者花更多的精力去注意时钟，所以到了后来AMBA2.0的AHB，为了更加方便设计者，总线改用多路复用器（multiplexor）的架构，并增加了新的特性。图1DWT（数字对讲机）SoC系统结构图AMBA总线除了基本的数据访问功能外，还具有许多其他不可或缺的特性如下：AMBA有优秀的握手协议，由专门的仲裁模块（Arbiter）来决定各主设备（Master）的访问请求。这种优先级的设定是灵活而又随时可变的，这使系统总线的调度非常有效率。AMBA2.0以上版本都是基于单沿时钟、单向信号线的协议。这使它非常适合于现代大规模集成电路设计自动化的要求，与EDA工具的耦合非常自然，容易达到更高的时钟频率。AMBA的地址和数据相位间有流水线的关系，使存储器访问可以提前准备，使主设备间的切换不浪费额外的时钟周期，尤其特别适合与内置流水线的处理器接口。AMBA2.0支持许多先进的访问方式，如连续型访问（burst）可以加快某些快速存储器的访问速度；离线型访问（split）可以让某些慢速设备在不占用总线的情况下，先将数据准备好，再发起相应的总线访问行为。在AMBA3.0中，对各种突发访问、乱序访问将有更好的支持。这些技术特点使AMBA可以运行在更高的时钟频率，在相同的频率下可以提供更高的数据吞吐量。一个以AMBA架构的SoC，一般来说包含了高性能（high-performance）系统总线(AMBAASB或AMBAAHB或AMBAAXI)与低功耗（low-power）的外围总线（AMBAAPB）。现在市场上大部分的基于AMBA架构的SoC产品，系统总线采用AHB，外部总线采用APB。系统总线负责连接例如ARM嵌入式处理器、DMA控制器、片上存储器或其他需要高带宽的元件。而外围总线则是用以连接系统的外围元件，其协议相对来说较为简单，而两种总线通过总线桥相连。通过这种机制来减轻系统总线的负担。笔者参与了清华大学与意法半导体合作开发民用数字对讲机（DigitalWalkie-Talkie,简称DWT）SoC芯片的项目研发工作，这是一款基于ARM9处理器、AMBA总线的典型数模混合SoC，其系统框图如图2所示，方框内为SoC集成的模块。图2基于AXI应用结构框图3AXI随着SoC设计复杂性的增加和CPU处理能力的提升，总线结构会成为系统性能的瓶颈。在多处理器SoC设计中，这种瓶颈现象更加明显。综合考虑成本、功耗和面积，SoC设计中选用何种高效的总线结构是比较困难的，同时总线结构对系统所要求达到的性能又是非常重要的。随着下一代高性能SoC设计的需要，比如多处理器核、多重存储器结构、DMA控制器等，AMBA需要新一代灵活性更强的总线结构，这就是AMBA3.0AXI总线。AXI是1999年发布的AMBA2.0的继承和提升，是ARM公司与其他的芯片制造商包括高通、东芝和爱立信等公司共同研发的。新协议的发布，为新一代高性能SoC的设计铺平了道路。AXI能够使SoC以更小的面积、更低的功耗，获得更加优异的性能。AXI获得如此优异性能的一个主要原因，就是它的单向通道体系结构。单向通道体系结构使得片上的信息流只以单方向传输，减少了延时。选择采用何种总线，我们要估到底怎样的总线频率才能满足我们的需求，而同时不会消耗过多的功耗和片上面积。ARM一直致力于以最低的成本和功耗追求更高的性能。这一努力已经通过连续一代又一代处理器内核的发布得到了实现，每一代新的处理器内核都会引入新的流水线设计、新的指令集以及新的高速缓存结构。这促成了众多创新移动产品的诞生，并且推动了ARM架构向性能、功耗以及成本之间的完美平衡发展。AXI总线是一种多通道传输总线，将地址、读数据、写数据、握手信号在不同的通道中发送，不同的访问之间顺序可以打乱，用BUSID来表示各个访问的归属。主设备在没有得到返回数据的情况下可发出多个读写操作。读回的数据顺序可以被打乱，同时还支持非对齐数据访问。AXI总线还定义了在进出低功耗节电模式前后的握手协议。规定如何通知进入低功耗模式，何时关断时钟，何时开启时钟，如何退出低功耗模式。这使得所有IP在进行功耗控制的设计时，有据可依，容易集成在统一的系统中。AXI与上一代总线AHB的主要性能比较见表1。新的高性能AXI协议技术性能新的特点主要包括：单向通道体系结构。信息流只以单方向传输，简化时钟域间的桥接，减少门数量。当信号经过复杂的片上系统时，减少延时。支持多项数据交换。通过并行执行猝发操作，极大地提高了数据吞吐能力，可在更短的时间内完成任务，在满足高性能要求的同时，又减少了功耗。独立的地址和数据通道。地址和数据通道分开，能对每一个通道进行单独优化，可以根据需要控制时序通道，将时钟频率提到最高，并将延时降到最低。增强的灵活性。AXI技术拥有对称的主从接口，无论在点对点或在多层系统中，都能十分方便地使用AXI技术。4AXI的应用SoC系统中总线的选择不仅要看其性能，还要看其应用范围，更加重要的是，是否有足够的IP核资源可供利用。为了加速基于AXI总线的应用设计，ARM最新发布了面向片内总线AXI的3种IP内核。分别为：二级缓存控制电路L220、输出AXI标准总线的工具PL300以及同步DRAM控制电路PL340。3种产品的供货将加快AXI的普及步伐。3种产品均为可逻辑合成的软核，支持ARM1156T2F-S、ARM1176JZF-S与MPCore三种CPU内核。这些预先检验的AXI系统元件将协助研发者迅速针对内建ARM11系列处理器的SoC开发出高集成度的产品。AXI系统元件提供一条具备高效率的传输管道，从处理器连接快速缓存、存储控制器及外部存储器。上述优势使ARM11系列处理器即使搭配速度较慢的内存，也可以发挥出相当高的性能。由于CPU与芯片外部存储器之间的通信已成为主要的性能瓶颈，因此设计人员将会视该项技术为极具价值的方案。二级缓存控制电路L220是面向ARM内核中首款支持二级缓存的电路。二级缓存除可用于个人电脑微处理器等一般用途外，还支持MIPS微处理器等。使用此次二级缓存控制电路、同时配备256kB的二级缓存时，MPEG-4的解码处理所需的时间只相当于没有配备二级缓存时的一半。另外，256kB二级缓存的面积采用台湾TSMC的130nm设计规格、为6mm2，成本大约为0.41美元（约合人民币3.4元）。L220支持ARM的电源电压与工作频率控制技术“IEM”，可有效控制二级缓存的电源电压等。PL300是一种可以生成具有任意数量主从设备的总线的工具。传送速度在平均每层166MHz工作频率下为1.3GB/秒。使用XML记述主从设备等的设定，就会生成相应总线的设计数据。同步DRAM控制电路PL340配备16位×64位宽的DDR接口。今后将支持DDR2与奇偶校验。L220、PL300与PL340均已开始提供使用授权。只需在签合同时支付授权费用，之后的生产中不必每枚芯片交纳授权费用。5结束语笔者在参与一个基于ARM9的SoC研发的基础上，从应用需求的角度上研究和比较了AMBA总线的优异性能和新特性。本文的创新点，是详细比较了AXI和老一代总线AHB的性能，并再此基础上给出了他们的工程应用实例结构，为SoC设计中总线选择以及使用AMBA总线进行应用产品开发提供了参考。从上面的比较和总结可以看出，AXI总线技术上可以提供内核速度的吞吐量，经济上ARM有丰富而且免费的IP核资源可供利用。目前市场上的应用产品基本都是基于AMBA2AHB，基于AXI和ARM11的应用产品还比较少，但是AXI的广泛应用只是一个时间的问题。AXI片上总线的推出，把SoC的设计推向了一个新的台阶，设计者可以更加方便快速的设计出高性能SoC。AMBA总线新一代标准AXI分析和应用',)