基于FPGA的DDS函数信号发生器设计报告

('《CPLD/FPGA技术应用》机械与电子工程学院应用电子专业《CPLD/FPGA技术应用》题目：DDS的函数信号发生器专业：应用电子技术班级：09应电1班成员：梁泽豪冯德就指导老师：陈明芳2011年06月《CPLD/FPGA技术应用》摘要直接数字频率合成DDS(DirectDigitalSynthesizer)是基于奈奎斯特抽样定理理论和现代器件生产技术发展的一种新的频率合成技术。与第二代基于锁相环频率合成技术相比，DDS具有频率切换时间短、频率分辨率高、相位可连续变化和输出波形灵活等优点，因此，广泛应用于教学科研、通信、雷达、自动控制和电子测量等领域。该技术的常用方法是利用性能优良的DDS专用器件，“搭积木”式设计电路，这种“搭积木”式设计电路方法虽然直观，但DDS专用器件价格较贵，输出波形单一，使用受到一定限制，特别不适合于输出波形多样化的应用场合。随着高速可编程逻辑器件FPGA的发展，电子工程师可根据实际需求，在单一FPGA上开发出性能优良的具有任意波形的DDS系统，极大限度地简化设计过程并提高效率。本文在讨论DDS的基础上，介绍利用FPGA设计的基于DDS的信号发生器。关键字：FPGA；DDS；函数信号发生器；1《CPLD/FPGA技术应用》目录摘要------------------------------------------------------------------------------------------------------------2关键字------------------------------------------------------------------------------------------------------------2目录------------------------------------------------------------------------------------------------------------3一、项目相关信息---------------------------------------------------------------------------------------------41、项目名称----------------------------------------------------------------------------------------------42、项目成员----------------------------------------------------------------------------------------------43、成员学号----------------------------------------------------------------------------------------------44、项目分工----------------------------------------------------------------------------------------------4二、功能分析---------------------------------------------------------------------------------------------------4三、DDS技术工作原理--------------------------------------------------------------------------------------4四、方案选择---------------------------------------------------------------------------------------------------5五、DDS的FPGA实现--------------------------------------------------------------------------------------61、相位累加器与相位寄存器的设计----------------------------------------------------------------62、基于1／4波形的存储器设计--------------------------------------------------------------------7五、D/A转换电路---------------------------------------------------------------------------------------------7六、项目的完成情况------------------------------------------------------------------------------------------81、基本完成项目设计的各项要求：----------------------------------------------------------------82、本设计缺点在于：----------------------------------------------------------------------------------8七、实物拍摄---------------------------------------------------------------------------------------------------9八、结论-------------------------------------------------------------------------------------------------------142《CPLD/FPGA技术应用》一、项目相关信息1、项目名称：基于FPGA的函数信号发生器2、项目成员：梁泽豪、冯德就3、成员学号：0501090106、05010901674、项目分工：梁泽豪负责编程序、做实物、PPT冯德就负责生成MIF文件、消抖二、功能分析1.利用DDS技术产生稳定的正弦波、方波和三角波，输出频率为1HZ~200KHZ，且频率可调，步进为1HZ、100HZ、1KHZ和10KHZ，峰值为0~5V。2.显示电路用来显示输出信号的频率值。3.用VerilogHDL进行建模和模拟仿真，再利用FPGA进行实现。三、DDS技术工作原理DDS是一种从相位概念出发直接合成所需波形的数字频率合成技术，主要通过查波形表实现。由奈奎斯特抽样定理理论可知，当抽样频率大于被抽样信号的最高频率2倍时，通过抽样得到的数字信号可通过一个低通滤波器还原成原来的信号。DDS信号发生器，主要由相位累加器、相位寄存器、波形存储器、D／A转换器和模拟低通滤波器组成如图1所示。fR为参考时钟，K为输入频率控制字，其值与输出频率相对应，因此，控制输入控制字K，就能有效控制输出频率值。通常情况下，K值由控制器写入。3《CPLD/FPGA技术应用》由图1可知，在参考时钟fR的控制下，频率控制字K与相位寄存器的输出反馈在相位累加器中完成加运算，并把计算结果寄存于相位寄存器，作为下一次加运算的一个输入值。相位累加器输出高位数据作为波形存储器的相位抽样地址值，查找波形存储器中相对应单元的电压幅值，得到波形二进制编码，实现相位到电压幅值的转变。波形二进制编码再通过D／A转换器，把数字信号转换成相应的模拟信号。低通滤波器可进一步滤除模拟信号中的高频成分，平滑模拟信号。在整个过程中，当相位累加器产生一次溢出时，DDS系统就完成一个周期输出任务。频率控制字K与输出波形频率的函数表达关系式为：f0=(K/2N)fR(1)式中，K为频率控制字；fR为参考时钟，N为累加器的位宽值。当K=l时，可得DDS的最小分辨率为：fmin=fR/2(2)为了得到较小分辨率，在实际工程设计中，N一般取得较大值，该系统是N取32位设计的。四、方案选择本设计所用到的关键器件主要是可编程逻辑器件(FPGA)、D／A转换器和运算放大器。4《CPLD/FPGA技术应用》FPGA采用Altera公司的低成本CycloneII系列EP2C5T144C8。CycloneII器件提供针对低成本应用的用户定制FPGA特性,其密度分布范围广,含有丰富的存储器和嵌入式乘法器,并各种外部存储器接口和I/O协议。D／A转换器则有两种方案的选择：一是采用我较为熟悉的PCF8591芯片，利用I2C总线控制，其优点在于PCF8591系列芯片集成了DA和AD在芯片内部，输出的直接是一个0v到5v的电压值，但是此方案在程序上较为复杂，而且转换速度极可能跟不上；二是采用NationalSemiconductor公司的DAC0832，该系列芯片可不用协议控制，直接选择直通方式进行数据传输，速度快、稳定性高输出的是电流值。综合上诉，本设计选取方案二。由于D/A转换器选取了DAC0832，其转换输出的是电流值，因此，在输出端必须接上运算放大器，把电流转换为电压并放大信号。所以我们选用LM324。五、DDS的FPGA实现1、相位累加器与相位寄存器的设计相位累加器与相位寄存器主要完成累加，实现输出波形频率可调功能。利用QuartusII可编程逻辑器件系统开发工具进行设计。首先，打开QuartusII软件，新建一个工程管理文件，然后在此工程管理文件中新建一个VerilogHDL源程序文件，并用硬件描述语言VerilogHDL编写程序实现其功能。在设计过程中，可在一个模块中描述。一个参考的VerilogHDL程序如下：5《CPLD/FPGA技术应用》2、基于1／4波形的存储器设计为了提高系统的分辨率和降低FPGA资源的利用率，采用基于1／4波形的存储器设计技术。利用正弦波对称性特点，只要存储[O～π/2]幅值，通过地址和幅值数据变换，即可得到整个周期内的正弦波，其设计原理如图2所示。用相位累加器输出高2位，作为波形区间标志位。当最高位与次高位都为“0”时，表示输出正弦波正处在[0～π／2]区间内，这时，地址与输出数据都不需要变换；当最高位为“0”，次高位为“l”时，输出正弦波正处在[π／2~π]区间内，这时，地址变换器对地址进行求补操作，而输出数据不变；当最高位为“l”，次高位为“0”时，输出正弦波正处在[π～3π／2]区间内，这时，地址不变，而输出变换器对输出数据进行求补操作；当最高位与次高位都为“l”时，输出正弦波正处在[3π／2~2π]区间内，这时，地址和输出数据都进行求补操作。五、D/A转换电路6《CPLD/FPGA技术应用》数据转换器输出的数据是数字形式的电压值，为实现数字电压值与模拟电压值之间的转换，系统还专门设计D／A转换电路，其D／A转换电路原理图如图3所示。为降低设计成本，采用8位廉价DAC0832作为转换器。该器件是倒T型电阻网络型D／A转换器，因其内部无运算放大器，输出为电流，所以要外接运算放大器，本文采用LM324型运算放大器。DAC0832可根据实际情况接成双缓冲、单缓冲和直冲3种形式，这里采用第3种连接形式，即引脚1、引脚2、引脚17、引脚18接低电平，引脚19接+5V。引脚8为参考电压输入端口．接至+1OV的电源，当数字输入端全为高电平时，模拟输出端为+10V。六、项目的完成情况1、基本完成项目设计的各项要求：1）利用DDS技术产生稳定的正弦波、方波和三角波，输出频率为1HZ~200KHZ，且频率可调，步进为1HZ、100HZ、1KHZ和10KHZ，峰值为0~5V。2）显示电路用来显示输出信号的频率值。3）用VerilogHDL进行建模和模拟仿真，再利用FPGA进行实现。2、本设计缺点在于：1）输出几百mv到5v左右的峰峰值。7《CPLD/FPGA技术应用》2）200kHz有失真现象。七、实物拍摄8《CPLD/FPGA技术应用》9《CPLD/FPGA技术应用》10《CPLD/FPGA技术应用》11《CPLD/FPGA技术应用》12',)